眾所周知，制造用于先進邏輯應(yīng)用的芯片始于電路設(shè)計。該過程發(fā)生在不同的層面：從晶體管到標(biāo)準(zhǔn)單元、布局布線，直至系統(tǒng)設(shè)計層。構(gòu)成電路設(shè)計版圖的圖案隨后被寫入光掩模上。如今，這由利用電子束的掩模寫入設(shè)備完成，例如可變形狀束 (VSB：variable shaped beam) 掩模寫入機和多光束掩模寫入機 (MBMW：multi-beam mask writer)。
接下來，在光刻曝光步驟中，掩模上的圖案被縮小并投射到目標(biāo)晶圓上方的光刻膠層上。光刻膠顯影后，采用先進的圖案化和蝕刻技術(shù)，將印刷的圖案進一步轉(zhuǎn)移到基板的底層。
在光刻曝光步驟中，預(yù)期的電路版圖圖像會發(fā)生扭曲。這是由于光線在光刻掃描儀和掩模版中的傳播方式，會發(fā)生衍射。這種扭曲會導(dǎo)致圖像保真度下降，即目標(biāo)圖像與晶圓上印刷結(jié)構(gòu)之間的差異。后者會出現(xiàn)一些不規(guī)則之處，例如線寬比設(shè)計值更窄或更寬，從而影響邊緣位置的完整性和分辨率。因此，光學(xué)鄰近效應(yīng)校正 (OPC) 技術(shù)被應(yīng)用于版圖設(shè)計數(shù)據(jù)：它們在將圖案寫入掩模版之前對其進行校正，以最大限度地減少從設(shè)計到晶圓的誤差。
光刻、掩模和OPC技術(shù)的進步對于推動后續(xù)邏輯技術(shù)在功耗-性能-面積-成本（PPAC）方面的改進至關(guān)重要。分辨率的提高是通過縮短曝光步驟所用光的波長或增加光刻掃描儀的數(shù)值孔徑（NA）來實現(xiàn)的。后者的例子包括從193納米到193納米浸沒式光刻的演進、極紫外光刻（EUV）以及即將推出的0.55NA極紫外光刻（High NA EUV）。
設(shè)計方面也隨之發(fā)展，以跟上光刻技術(shù)改進帶來的分辨率提升。后續(xù)技術(shù)節(jié)點對間距微縮的要求超過了光刻技術(shù)的進步。因此，先進邏輯芯片的設(shè)計從2-D Manhattan布局轉(zhuǎn)向關(guān)鍵層中的1-D Manhattan布局（圖1）。在基于2-D Manhattan的設(shè)計中，矩形結(jié)構(gòu)用于沿垂直和水平方向?qū)R。相比之下，關(guān)鍵層中的一維設(shè)計則將結(jié)構(gòu)沿每層垂直或水平方向?qū)R。雖然1-D Manhattan布局提供了密集的表示，但它也有一個缺點：當(dāng)從一條金屬線到相鄰金屬線進行電氣連接時，必須實現(xiàn)一個包含大量過孔的額外層——這增加了晶圓成本和電流的路徑長度。
所有這些，都有一個“怪異之處”：盡管如今的設(shè)計師在設(shè)計中追求矩形的曼哈頓結(jié)構(gòu)，但這些結(jié)構(gòu)在掩模版和晶圓上始終呈現(xiàn)彎曲狀態(tài)（圖2）。這是掩模版寫入器和光刻掃描儀工作方式的固有結(jié)果，它們分別充當(dāng)電子束和光的低通濾波器。因此，曼哈頓設(shè)計在通過系統(tǒng)傳輸時會變成彎曲的，從而在最終圖案中引入額外的誤差。
幾年前，光刻界開始探索在光掩模上寫入電路圖案時引入曲線形狀（curvilinear shapes）的想法。多電子束掩模版寫入工具的出現(xiàn)促進了這一想法，該工具首次實現(xiàn)了在掩模版上寫入復(fù)雜形狀。這有助于進一步減少從基于曼哈頓的設(shè)計到晶圓上曲線表示過程中出現(xiàn)的誤差。
最近，業(yè)界還考慮使用新的OPC算法，將曼哈頓設(shè)計版圖調(diào)整為掩模版和晶圓上更復(fù)雜的曲線形狀。傳統(tǒng)OPC和逆向光刻技術(shù)（ILT：inverse lithography technology）中的新型“曲線”O(jiān)PC技術(shù)開始出現(xiàn)，作為改善光刻步驟工藝窗口的一種方式。
曲線掩模和OPC技術(shù)近期已成為半導(dǎo)體行業(yè)的熱門研發(fā)課題，2025 SPIE先進光刻和圖形化會議上投稿數(shù)量的不斷增長也反映了這一點。
曲線（Curvilinear）OPC和掩模策略仍然基于曼哈頓電路設(shè)計布局。下一步，imec提議在設(shè)計階段就引入曲線幾何形狀和路徑（ curvilinear geometries and paths），這是一個創(chuàng)新概念，其優(yōu)勢遠超曲線OPC和掩模策略。與當(dāng)前的路線圖演進不同，曲線設(shè)計有望在降低晶圓制造成本的同時實現(xiàn)技術(shù)節(jié)點過渡，同時提升電氣性能。因此，正如imec在2025年SPIE先進光刻與圖案化會議上的受邀論文中所展示的那樣，它有望徹底改變半導(dǎo)體行業(yè)。我們通過三個用例展示了其優(yōu)勢。
用例 1：通過曲線設(shè)計簡化中段 (MOL) 和后端 (BEOL) 層及過孔
曲線設(shè)計被證明有益的第一個用例是標(biāo)準(zhǔn)單元的布線練習(xí)以及緊密間距金屬層的布局布線設(shè)計。
對于14A及以上晶圓代工廠，在標(biāo)準(zhǔn)單元和緊密間距金屬層中采用曲線設(shè)計，可以合并最昂貴的MOL和BEOL層，從而減少所需的金屬層數(shù)量，從而消除相應(yīng)的過孔（圖3）。仿真表明，如果曲線設(shè)計能夠成功消除M2和V1（一層金屬層），則可以實現(xiàn)晶圓成本降低7%，晶圓廠周轉(zhuǎn)時間縮短5%，工藝步驟減少7%。Imec的研究人員還評估了此特定用例對電氣性能的影響：與標(biāo)準(zhǔn)單元級的曼哈頓1D設(shè)計相比，曲線設(shè)計的性能提升了約5%（圖4）。性能提升的指標(biāo)是延遲時間的減少，這是由于省去了額外的過孔并縮短了電流的金屬路徑。
用例 2：通過曲線設(shè)計實現(xiàn)源漏接觸和柵極重新布線
曲線設(shè)計的第二個應(yīng)用場景是構(gòu)成 CMOS 器件的 n 型和 p 型晶體管的源漏接觸和柵極之間的布線。在當(dāng)今的一維曼哈頓設(shè)計中，它們只能形成“南北”（north-south）方向的電氣連接。因此，連接 n 型和 p 型晶體管的源漏和柵極的唯一方法是添加額外的金屬層和過孔層。這使得電流可以向上穿過過孔，沿著額外層中的布線金屬流動，然后向下穿過另一個過孔連接到另一個源漏接觸。因此，會產(chǎn)生電氣和成本方面的損失。
然而，使用曲線形狀連接源極/漏極觸點和柵極可以消除使用額外金屬層的電連接（圖5）。降低M0布線資源的利用率可以進一步縮小單元面積。將此概念應(yīng)用于業(yè)界代工廠14A節(jié)點的邏輯標(biāo)準(zhǔn)單元，可實現(xiàn)20%的面積縮?。ㄏ喈?dāng)于從5T單元設(shè)計過渡到4T單元設(shè)計），同時抑制晶圓制造成本。
與用例 1 和 2 相比，imec 認(rèn)為曲線幾何在布局布線層面具有最大的潛力，其應(yīng)用范圍涵蓋標(biāo)準(zhǔn)單元上方的所有金屬布線層。與之前描述的用例不同，這種方法需要更大的工業(yè)投入，包括全面啟用布局布線工具和在整個設(shè)計空間內(nèi)提供寄生參數(shù)提取 EDA 解決方案。imec 預(yù)計，通過實現(xiàn)這一目標(biāo)，曲線技術(shù)將在未來的邏輯技術(shù)節(jié)點擴展中發(fā)揮關(guān)鍵作用。
使用曲線設(shè)計的整體優(yōu)勢可以通過功率-性能-面積-成本 (PPAC) 品質(zhì)因數(shù)來體現(xiàn)。目前，雖然具體目標(biāo)各不相同，但節(jié)點間轉(zhuǎn)換目標(biāo)的一個典型示例包括面積減少 20%、性能提升 15% 和功耗降低 15%。如今，這些 PPA 優(yōu)勢是以晶圓制造成本為代價的：業(yè)界試圖將成本增幅限制在節(jié)點間 20% 以內(nèi)。根據(jù) imec 的估計，與使用 14A 曼哈頓 1-D 設(shè)計相比，通過在設(shè)計版圖中添加曲線形狀，可以進一步減少面積，同時提升功率/性能。這意味著業(yè)界可以在不縮小尺寸（即間距）的情況下實現(xiàn) 10A 的進展。更重要的是，這些優(yōu)勢還帶來了成本的降低。這是圖案化領(lǐng)域的設(shè)計技術(shù)協(xié)同優(yōu)化 (DTCO) 如何進一步增強節(jié)點間轉(zhuǎn)換的 PPAC 優(yōu)勢的絕佳示例。
由于多種原因，建立曲線設(shè)計極具挑戰(zhàn)性。迄今為止，尚未找到能夠精確表示曲線形狀數(shù)據(jù)，同時控制整個制造生態(tài)系統(tǒng)數(shù)據(jù)量的解決方案。一種方案是使用分段直線數(shù)據(jù)表示法（一種由連接點的直線組成的幾何結(jié)構(gòu)）來近似曲線形狀（圖 6）。然而，使用這種表示法會大幅增加數(shù)據(jù)量。數(shù)據(jù)量過大是業(yè)界關(guān)注的問題，因為商用 EDA 工具難以處理如此龐大的數(shù)據(jù)量，而且數(shù)據(jù)還必須在整個制造生態(tài)系統(tǒng)中進行傳輸。
此外，還需要建立包含器件組件和布局特征信息的專用設(shè)計規(guī)則。此外，還必須找到一種方法來驗證設(shè)計的正確性——即所謂的設(shè)計規(guī)則檢查 (DRC)。所有這些都必須能夠通過商用 EDA 工具進行管理。
由于上述優(yōu)勢，曲線設(shè)計理念有望更高效地利用高數(shù)值孔徑 EUV 光刻技術(shù)，使其成為先進邏輯節(jié)點的補充技術(shù)選擇。此外，這一創(chuàng)新理念也有望擴展低數(shù)值孔徑 EUV 光刻技術(shù)，尤其是 193nm 浸沒式光刻技術(shù)，這與其他應(yīng)用領(lǐng)域息息相關(guān)，例如圖像傳感器、超透鏡或汽車芯片，這些領(lǐng)域均可從制造成本的降低中受益。
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